LED handling is wrong in some of the Mephisto drivers, I clean those up. For the users, the most obvious one is the missing tri-color leds. If you don't like these changes, simply don't copy them over?

hap, I saw that you've already implemented this SED1502F driver for the Renaissance, so I have a short question:
could I already add this 7seg info line in my artwork, or does this only work after the LCD board (SVG) has been finished, too?
I've tried it with screen index="0" (like in other layouts), but this doesn't work.

Just like when Stratos was 1st added, LCD outputs are not known yet.

I'm hoping that the LCD is exactly the same as the one in other Saitek chesscomputers. From photos it does look the same, but it's not certain that the hardware is identical for all of them. And if Saitek Simultano is dumped, it could be used for that driver as well.

beside the opening, simultano and stratos playing the same moves

Hallo allerseits,

Ich habe immer noch ein kleines Problem mit dem Motorola 68040-Prozessor auf der EAG V10:

Warum der V10 langsamer ist als die 68030-Version.
Ok, der V10 / 68040 hat einen Takt bei 25 MHz und der V9 / 68030 bei 32 MHz.
Ok, der V10 wurde nicht für den 68040 optimiert.

Wenn die ursprüngliche V10-Version langsamer als die V9 ist, gibt es aber keine Diskussion mehr ...
Ich habe keinen Positionstest gefunden, der die tatsächliche Leistung des V10 anzeigen könnte.
(Wenn jemand einen oder mehrere Tests durchgeführt hat, lassen Sie es uns bitte wissen ...)

Trotzdem kann ich mir kaum vorstellen, dass Fidelity für eine langsamere Version 9000 Euro hätte verkaufen können
der V9, der € 6.500 kostet ...

Durch ein wenig Graben stellte ich fest, dass die PCLK (interne Operationen) des 68040 doppelt so groß ist wie die der BCLK (externe Operationen):

5-1. Signal Index (Continued)Signal NameMnemonicFunctionProcessor ClockPCLK4Clock input used for internal logic timing. The PCLK frequency is exactly 2×the BCLK frequency.

7.1 BUS CHARACTERISTICS: The M68040 uses the address bus (A31–A0) to specify the address for a data transferand the data bus (D31–D0) to transfer the data.
Control signals indicate the beginning andtype of a bus cycle as well as the address space and size of the transfer.
The selecteddevice then controls the length of the cycle by terminating it using the control signals.
The M68040 uses two clocks to generate timing: a processor clock (PCLK) and a busclock (BCLK).
The PCLK signal is twice the frequency of the BCLK signal and is internallyphase-locked to BCLK.
PCLK is also distributed throughout the device to generateadditional timing for additional edges for internal logic blocks and has no bearing on bustiming.
The use of dual clock inputs allows the bus interface to operate at half the speed ofthe internal logic of the processor, requiring less stringent memory interface requirements.
Since the rising edge of BCLK is used as the reference point for the phase-locked loop(PLL), all timing specifications are referenced to this edge.
Figure 7-1 illustrates the general relationship between the two clock signals and mostinput and output signals.
The rising edge of the internally phase-locked PCLK is alignedwith the rising edge of BCLK, and the two PCLK cycles corresponding to each BCLK cycleare divided into four states,
T1–T4.

https://www.nxp.com/docs/en/referenc.../MC68040UM.pdf

Eine Frage an HAP () :

Ist es möglich, dass der in Mame emulierte 68040/25 MHz einen Oszillator (crystal) mit 25 MHz (PCLK) und damit einen 12,5 MHz (BCLK) hat?

Was bedeuten würde, dass wir daher einen Oszillator (crystal) bei 50 MHz PCLK und damit einen BCLK bei 25 MHz benötigen würden ....

Mit freundlichen Grüßen!

(Ich hoffe ich habe nicht zu viele Fehler mit der deutschen Sprache gemacht!)

Olivier

In reality, V9 will be slower than V10.
68040 is a faster CPU than 68030. MAME's timing emulation of it is not that accurate (neither for 68030, and especially not for 68060)

BCLK(eg. access to RAM/ROM is slowed) is not emulated in MAME.

Here is a strange promotion.

Winboard engine match between the Novag Salvant I v Novag Salvant II.
The Savant II promotes its pawn to a Queen whilst the Savant I promotes the Savant II pawn to a Knight?

Hi...

Das liegt meiner Meinung nach an Savant 1. Mein damaliger Savant 1 holte sich
ab und zu auch einen Springer. War echt Nervig ,weil Bug . Da fast zum gleichen Zeitpunkt der Mark 5 erschien , könnte ich den Savant damals bei Karstadt umtauschen . Der Funktioniert heute noch

Gruß
Mark 1

Nun, im Handbuch steht ja, daß sich der Savant IMMER automatisch entweder eine Dame oder einen Springer bei der Umwandlung nimmt (was er eben für angebracht hält), ganz egal welche Figur der Gegner wählt - und er fängt daraufhin auch gleich wieder zu rechnen an.
Will man nun eine andere Umwandlungsfigur, dann muß man (obwohl er schon wieder rechnet) die Tasten PROMOTE+Figur benutzen. Das ist natürlich im Plugin für den Savant nicht implementiert, da ist praktisch gar kein Code für die Umwandlung vorgesehen, und daher sollte eigentlich immer in eine Dame umgewandelt werden - wenn der Savant I dann einen Springer nimmt, dann ist das vermutlich wirklich ein Bug!
Dieses Savant-Plugin ist ja immer noch das Original von Sandro Ronco, weil ich den LUA-Code für dieses beschissene LCD-Board nicht anrühre, das ist mir echt zu kompliziert!

Grüße,
Franz

Wenn der BCLK nicht in MAME emuliert ist, wird für den PCLK anstelle von 50 MHz nur ein Takt mit 25 MHz emuliert.
Um den V10 (und den Mephisto 68040) mit dem Verhalten der realen Maschine in Einklang zu bringen, empfehle ich Franz, die Frequenz von 50 MHz (Konfigurationsmenü) einzuschließen.
Wir können diesmal einen V10 haben, der der Realität wirklich näher kommt ...