Interessant das es auf zwei Fora gleichzeitig lauft. Leider ist die Darstellung das Problem und Lösung noch etwas zu simplifiziert aufgestellt. Die GAL habe nur eine Funktion. Das ‚Glue Logic’ zwischen Taktsystem, Prozessor und Ram/Eprom. Dabei sind die GAL nicht im einfache Modus, aber im Komplex / Clocked Modus eingestellt. Und um es noch problematischer zu machen, die Timing in dem Chip soll in Ordnung sein.

Was machen die GAL?
- Den Takt von dem Kristall wird umgeformt nach einem gute 50/50 clock. Und dabei auch sogenannte fase Verschiebung. Das bedeutet das einem clock pulse in 4 zwischen clocks umgesetzt wird. Die sind benötigt um exakte Timing zu bekommen in die Reihenfolge die RAM/Eprom Chips Select Signalen, die RD/WR Signalen und die Output Enable Signalen.
- Sie sind auch dafür um von zum bespiel einem eprom (risc2500/montreux), oder zwei eprom (Tasc) die 8 Bit Daten zu kombinieren nach eine 32 Bit Daten. Beim Tasc zum Beispiel wird im zwei Takt cyclisch, von 2* 16 Bit (2*8 von aus zwei eprom) 1* 32 Bit fabriziert. Weil die Datenbusse einem Arm 32 Bit ist.
- Die Eprom sind 9zu) langsam, die GAL wird auch das Timing langsamer machen das die eprom richtig getimed werden.
- Die RAM Bausteine im Montreux sind auch zu langsam, da wird auch gute Timing dargestellt.
- Die RAM im TASC besteht aus schnelles Cache SRAM die die 30 Mhz Geschwindigkeit völlig adaptieren können, einem Puffer RAM, die niedriger getaktet wird. Auch das Timing machen die Gal Chips. Dabei auch das Mechanisme für die ‚write‘ cyclisch. Die sind auch ganz kritisch.

Im Tasc Produkten wird das schachprogram kopiert nach die schnelle RAMs (Cache RAM im Tasc und normale SRAM im Montreux/Risc) Chips. Und dabei ist diese RAM 32 Bit breit, gegen dem Eprom nur 8 Bit.

Interessant ist das es unterschiedliche GAL Programmierungen sind in zum Beispiel dem Tasc weil da drei verschiedene ARM prozessoren genutzt sind. Die VY68c010 (Arm2), dem ARM60 und dem seltsame schnellere ARM2 Chip, die 40 Mhz Möglichkeiten bietet. Dabei ist die Indizierung dem -15 oder -12 ns Andeutung interessant, weil diese angebt wie lang einem Änderung von in nach Ausgang dauert.

So, alles sehr komplex, und nicht einfach mit A/B Eingang und Y Ausgang Logik zu rekonstruieren wie im Michael Lang Forum. Ich bin sehr erneut wie die diverse Spezialisten das bis Ende bringen.

Bedenke das ich von Interesse aus einem Tasc Nachbau Project habe, deswegen habe ich schon sehr viel Info über die Hardware. Ich nutze dafür einem ARM710, mit erste 4KB Cache. Wahrscheinlich auf etwa 30 Mhz, so wir können dann kontrollieren ob es etwas schneller geht. Ich nutze dafür keinem GAL für diese problemgebiet, aber die schnellere FPGA.
Ich kann das wahrscheinlich ein bisschen demonstrieren im Klingenberg, wenn es interessierte gibt.

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Grusse,
Ruud Martin